Modul 3 Clamper

[kembali ke menu sebelumnya]

DAFTAR ISI

1. Hardware

2. Rangkaian Simulasi

3. Vidio

4. Kondisi

5. Jurnal

6. Analisa

7. Link Download

C. Rangkaian Clamper
Prosedur Percobaan:
1. Pastikan semua supply dalam keadaan off
2. Hubungkan jumper seperti rangkaian dibawah
3. periksakan rangkaian kepada asisten yang mengawas
4. Hidupkan semua supply
5. Tekan tombol Reset
6. Amati percobaan, jika tidak sesuai perbaiki rangkaian 
7. Jika sesuai, maka selesai dan demokan pada asisten yang mengawas
8. Jelaskan prinsip kerja + teori dan hubungan keduanya kepada asisten
9. Demokan ke pembimbing praktikum
10 .Matikan supply 

Prosedur Percobaan

1. Rakitlah rangkaian seperti pada Gambar 3.7a dengan komponenkomponen diode 1N4004 R=100 kΩ dan kapasitor 100 nF. Gunakan sinyal gelombang sinusoidal 10V peak-to-peak dari pembangkit sinyal SG dengan frekuensi 50 Hz sebagai sinyal masukan.
2. Amati sinyal masukan (vi) pada osiloskop melalui kanal CH1 dan sinyal keluaran (vo) melalui CH2, serta gambarkan kedua sinyal Vmax dan Vmin beserta satuan masing-masing.
3. Ulangi prosedur seperti pada poin (1) dan (2) untuk rangkain seperti pada Gambar 3.7b

1. Hardware [kembali]

2. Rangkaian Simulasi [kembali]

3. Vidio [kembali]

4. Kondisi [kembali]

 Ganti capasitor 100nf dengan capasitor 10nf, lalu amati sinyal keluarannya pada kedua ujung kaki resistor 100k dengan memggunakan osiloskop !

Setelah kapasitor 100nf  diganti dengan 10nf maka terjadi perubahan pada sinyal output hasil rangkaian clampernya dimana renggang sinyal semakin kecil. Dan pengaruh jika resistor di ubah yaitu pada sinyal keluaran negatifnya akan lebih kecil dari sinyal positifnya.

5. Jurnal [kembali]

6. Analisa [kembali]

Pada rangkaian clamper terjadi penggeseran sinyal yang diakibatkan oleh pengaruh kapasitor, dimana pergeseran itu terjadi akibat dibutuhkannya waaktu untuk mengisi kapasitor terlebih dahulu sebelum melewati kapasitor. Oleh sebab itu jika dilihat pada osiloskop maka akan terlihat perbedaan antara sinyal yang dipengaruhi dengan rangkaian clamper dengan yang tidak. Pada sinyal output yang dipengaruhi rangkaian clamper maka akan terlihat sinyal bernilai nol beberapa waktu kemudian muncul lagi begitu seterusnya.

Kapasitor pada rangkaian clamper mempengaruhi lamanya waktu untuk mengisi kapasitor tersebut, semakin besar kapasitornya maka waktu renggang sinyalnya akan semakin jauh pula, begitu juga sebaliknya semakin kecil kapasitornya maka waktu renggang sinyalnya semakin kecil pula.

7. Link Download [kembali]

File Rangkaian Simulasi [klik disini]
Vidio [klik disini]
File HTML [klik dsisini]